GS88036CGT-200I SRAM 2.5 hoặc 3.3V 256K x 36 9M mạch tích hợp
GS88036CGT-200I SRAM 2.5 hoặc 3.3V 256K x 36 9M mạch tích hợp
| Công nghệ GSI | |
| Nhóm sản phẩm: | SRAM |
| RoHS: | Chi tiết |
| 9 Mbit | |
| 256 k x 36 | |
| 6.5 ns | |
| 200 MHz | |
| Cùng nhau | |
| 3.6 V | |
| 2.3 V | |
| 160 mA, 190 mA | |
| - 40 C. | |
| + 85 C | |
| SMD/SMT | |
| TQFP-100 | |
| Thẻ | |
| Thương hiệu: | Công nghệ GSI |
| Loại bộ nhớ: | SDR |
| Nhạy cảm với độ ẩm: | Vâng. |
| Loại sản phẩm: | SRAM |
| Series: | GS88036CGT |
| 72 | |
| Phân loại: | Bộ nhớ và lưu trữ dữ liệu |
| Tên thương mại: | SyncBurst |
| Loại: | Đường ống dẫn / Dòng chảy |
Mô tả
- Phiên FT cho hoạt động dòng chảy hoặc đường ống có thể cấu hình bởi người dùng
- Hoạt động loại bỏ một chu kỳ (SCD)
- 2.5 V hoặc 3.3 V +10%/?10% nguồn điện lõi
- 2.5 V hoặc 3.3 V I/O
- Đinh LBO cho chế độ Linear hoặc Interleaved Burst
- Các kháng cự đầu vào bên trong trên chân chế độ cho phép chân chế độ nổi
- Chế độ mặc định là Interleaved Pipeline
- Hoạt động ghi byte (BW) và/hoặc ghi toàn cầu (GW)
- Chu kỳ ghi tự thời gian nội bộ
- Tự động tắt điện cho các ứng dụng di động
- Gói TQFP tiêu chuẩn JEDEC 100 đầu
- Có sẵn gói TQFP 100 chì phù hợp với RoHS
- Phiên FT cho dòng chảy thông qua hoặc đường ống có thể cấu hình bởi người dùnghoạt động
- Hoạt động loại bỏ một chu kỳ (SCD)
- 2.5 V hoặc 3.3 V +10%/- 10% nguồn điện lõi
- 2.5 V hoặc3.3 V I/O
- Đinh LBO cho chế độ Linear hoặc Interleaved Burst
- Các kháng cự đầu vào bên trong trên chân chế độ cho phép chân chế độ nổi
- Chế độ mặc định là Interleaved Pipeline
- Hoạt động ghi byte (BW) và/hoặc ghi toàn cầu (GW)
- Chu kỳ ghi tự thời gian nội bộ
- Tự động tắt điện cho các ứng dụng di động
- Gói TQFP tiêu chuẩn JEDEC 100 lcad
- Có sẵn gói TQFP 100 chì phù hợp với RoHS
Kiểm soát
Địa chỉ, dữ liệu I / O, chip cho phép (E1, E2, E3), address burst
đầu vào điều khiển (ADSP, ADSC, ADV) và đầu vào điều khiển ghi
(Bx, BW, GW) là đồng bộ và được điều khiển bởi một
đầu vào đồng hồ kích hoạt cạnh tích cực (CK).
và điều khiển tắt điện (ZZ) là đầu vào không đồng bộ.
Các chu kỳ có thể được bắt đầu bằng cả đầu vào ADSP hoặc ADSC.
Chế độ bùng nổ, các địa chỉ bùng nổ tiếp theo được tạo ra
Intemally và được điều khiển bởi ADV
đếm có thể được cấu hình để đếm trong cả hai tuyến tính hoặc
lệnh interleave với các đầu vào LBO.
Không cần sử dụng chức năng Burst. Địa chỉ mới có thể được tải
trên mỗi chu kỳ mà không làm suy giảm hiệu suất chip.
Dòng chảy thông qua / đường ống dẫn
Chức năng của sổ đăng ký đầu ra dữ liệu có thể được điều khiển bởi
người dùng thông qua phím chế độ FT (Pin 14). Giữ chế độ FT
chân thấp đặt RAM trong Flow Thông qua chế độ, gây
dữ liệu đầu ra để bỏ qua sổ đăng ký đầu ra dữ liệu.
đặt RAM cao trong chế độ Pipcline, kích hoạt
Đăng ký đầu ra dữ liệu được kích hoạt bên cạnh.
SCD Pipelined Đọc
GS88018/32/36CT là một SCD (Đánh dấu chu kỳ duy nhất)
SRAM đồng bộ đường ống. DCD (Dua Cycle Deselect)
SCD SRAMs đường ống chọn tắt
chỉ huy một giai đoạn ít hơn lệnh đọc. SCD RAM.
bắt đầu tắt đầu ra của họ ngay lập tức sau khi declect
lệnh đã được ghi lại trong các đăng ký đầu vào.
Byte Write và Global Write
Hoạt động ghi byte được thực hiện bằng cách sử dụng Byte Write enable
(BW) đầu vào kết hợp với một hoặc nhiều byte riêng lẻ ghi
Ngoài ra, Global Write (GW) có sẵn cho
viết tất cả các byte cùng một lúc, bất kể Byte Write
đầu vào điều khiển.
Chế độ ngủ
Năng lượng thấp (chế độ ngủ) được đạt được thông qua khẳng định
( cao) của tín hiệu ZZ, hoặc bằng cách dừng đồng hồ (CK).
Dữ liệu bộ nhớ được giữ lại trong chế độ ngủ.
Điện áp lõi và giao diện
GS8801 8/32/36CT hoạt động với điện 2.5 V hoặc 3.3 V
Tất cả các đầu vào là 3,3 V và 2,5 V tương thích.
Pin công suất đầu ra (Vppo) được sử dụng để tách tiếng ồn đầu ra
từ các mạch nội bộ và tương thích 3,3V và 25V.
