IS61LPS25636A-200TQLI SRAM 8Mb 256Kx36 200Mhz Sync SRAM 3.3v mạch tích hợp IC
IS61LPS25636A-200TQLI SRAM 8Mb 256Kx36 200Mhz Sync SRAM 3.3v
| ISSI | |
| Nhóm sản phẩm: | SRAM |
| RoHS: | Chi tiết |
| 9 Mbit | |
| 256 k x 36 | |
| 3.1 ns | |
| 200 MHz | |
| Cùng nhau | |
| 3.465 V | |
| 3.135 V | |
| 275 mA | |
| - 40 C. | |
| + 85 C | |
| SMD/SMT | |
| TQFP-100 | |
| Bơm | |
| Thương hiệu: | ISSI |
| Loại bộ nhớ: | SDR |
| Nhạy cảm với độ ẩm: | Vâng. |
| Số cảng: | 4 |
| Loại sản phẩm: | SRAM |
| Series: | IS61LPS25636A |
| 72 | |
| Phân loại: | Bộ nhớ và lưu trữ dữ liệu |
| Loại: | Đồng bộ |
| Trọng lượng đơn vị: | 0.023175 oz |
Mô tả
ISSI IS61LPS/VPS25636A, IS61LPS25632A,
IS64L PS25636A và IS61LPS/VPS51218A có độ cao
RAMS tĩnh đồng bộ tốc độ, năng lượng thấp được thiết kế
để cung cấp bộ nhớ bùng nổ, hiệu suất cao cho
Các ứng dụng truyền thông và mạng.
VPS25636A và IS64L PS25636A được tổ chức như sau:
262IS61LPS25632A là
được tổ chức thành 262.144 từ với 32 bit.
VPS51218A được tổ chức thành 524.288 từ với 18 bit.
Được chế tạo bằng công nghệ CMOS tiên tiến của ISST,
thiết bị tích hợp một bộ đếm nổ 2 bit, tốc độ cao
SRAM lõi, và khả năng ổ đĩa cao đầu ra vào một
Tất cả các đầu vào đồng bộ đi qua
các bộ đăng ký được điều khiển bởi một kích hoạt cạnh tích cực duy nhất
đầu vào đồng hồ.
Các chu kỳ ghi được tự thời gian bên trong và được bắt đầu bởi
Các chu kỳ ghi có thể được
một đến bốn byte rộng như được kiểm soát bởi các điều khiển ghi
đầu vào.
Khả năng byte riêng biệt cho phép các byte riêng lẻ được viết.
Hoạt động ghi byte được thực hiện bằng cách sử dụng byte
nhập write enable (BWE) kết hợp với một hoặc nhiều
Các tín hiệu ghi byte (BWx).
Write (GW) có sẵn để viết tất cả các byte cùng một lúc,
bất kể các byte ghi điều khiển.
Các vụ nổ có thể được bắt đầu với một trong hai ADSP (Chế độ địa chỉ
Bộ xử lý) hoặc ADSC (Điều khiển bộ nhớ cache trạng thái địa chỉ)
Các địa chỉ bùng phát tiếp theo có thể được tạo ra
được kiểm soát nội bộ và được kiểm soát bởi ADV (địa chỉ bùng nổ)
advance) pin đầu vào.
Đinh chế độ được sử dụng để chọn trình tự bùng nổ hoặc-
der, bùng nổ tuyến tính đạt được khi chân này được gắn LOW.
Interleave nổ đạt được khi chân này được gắn kết cao
hoặc bị bỏ rơi.
Các đặc điểm
● Chu kỳ ghi tự tính thời gian nội bộ
● Kiểm soát ghi từng byte và ghi toàn cầu
●Điều khiển theo đồng hồ, địa chỉ đăng ký, dữ liệu và
kiểm soát
● Kiểm soát trình tự bùng nổ bằng đầu vào MODE
●Ba con chip cho phép tùy chọn cho đơn giản
nhà nghỉ và đường ống địa chỉ
●Các đầu vào và đầu ra dữ liệu chung
●Tự động tắt điện khi hủy chọn
●Tắt chọn chu kỳ duy nhất
●Snooze MODE cho chế độ chờ năng lượng giảm
● JTAG Thám ranh giới cho gói BGA
●Dòng điện
LPS:VoD 3.3V 土5%, VoDa 3.3V/2.5V 土5%
VPS:VDD 2.5V土5%, VoDo 2.5V土5%
● JEDEC 100-pin QFP, 119-ball BGA, và 165-pin
Bao bì BGA quả bóng
● Không có chì
