CY7C1411KV18-250BZXC SRAM - Bộ nhớ đồng bộ QDR II IC 36Mbit Tương tự 250 MHz ICS

CY7C1411KV18-250BZXC SRAM - Bộ nhớ QDR II đồng bộ IC 36Mbit song song

ICS 250 MHz

Mô tả

CY7C1411KV18, CY7C1426KV18, CY7C1413KV18, và CY7C1415KV18 là đồng bộ 1,8 V

Các bộ nhớ SRAM đường ống, được trang bị kiến trúc QDR II.

cổng đọc và cổng ghi để truy cập vào mảng bộ nhớ. cổng đọc có đầu ra dữ liệu riêng

để hỗ trợ các hoạt động đọc và cổng ghi có đầu vào dữ liệu chuyên dụng để hỗ trợ các hoạt động ghi.

Kiến trúc QDR II đã tách các đầu vào dữ liệu và đầu ra dữ liệu để loại bỏ hoàn toàn nhu cầu

¢n turnaround ¢n bus dữ liệu có sẵn với các thiết bị I/O thông thường.

Địa chỉ cho địa chỉ đọc và viết được đặt trên các cạnh tăng thay thế của

Các cổng đọc và ghi truy cập vào QDR II là độc lập với nhau.

Để tối đa hóa thông lượng dữ liệu, cả hai cổng đọc và ghi đều được trang bị giao diện DDR.

vị trí được liên kết với bốn từ 8 bit (CY7C1411KV18), từ 9 bit ((CY7C1426KV18), từ 18 bit

(CY7C1413KV18) hoặc 36 bitwords (CY7C1415KV18) mà đột phá theo trình tự vào hoặc ra khỏi thiết bị.

Bởi vì dữ liệu có thể được chuyển vào và ra khỏi thiết bị trên mọi cạnh tăng của cả hai đồng hồ đầu vào

(K và K và Cand C), băng thông bộ nhớ được tối đa hóa trong khi đơn giản hóa thiết kế hệ thống bằng cách loại bỏ

bus ¥turnarounds ¥. Sự mở rộng sâu được thực hiện bằng cách chọn cổng, cho phép mỗi cổng hoạt động.

độc lập. Tất cả các đầu vào đồng bộ đi qua các đăng ký đầu vào được điều khiển bởi K hoặc K đồng hồ đầu vào.

Tất cả các đầu ra dữ liệu đi qua các bộ đăng ký đầu ra được điều khiển bởi C hoặc C (hoặc K hoặc K trong một clockdomain duy nhất)

ghi được thực hiện bằng mạch ghi tự đồng bộ trên chip.

Đặc điểm

■ Phân biệt các cổng dữ liệu đọc và ghi độc lập

Hỗ trợ các giao dịch đồng thời

■ 333 MHz đồng hồ cho băng thông rộng cao

■ Bùng nổ bốn từ để giảm tần số xe buýt địa chỉ

■ Tỷ lệ dữ liệu kép (DDR) Giao diện trên cả hai cổng đọc và ghi ((dữ liệu được truyền ở 666 MHz) ở 333 MHz

■ Hai đồng hồ đầu vào (K và K) cho thời gian DDR chính xác

¢ SRAM chỉ sử dụng các cạnh tăng

■ Hai đồng hồ đầu vào cho dữ liệu đầu ra (C và C) để giảm thiểu sự không phù hợp giữa đồng hồ và thời gian bay

■ Đồng hồ Echo (CQ và CQ) đơn giản hóa việc thu thập dữ liệu trong hệ thống tốc độ cao

■ Đường bus đầu vào địa chỉ multiplexed đơn khóa đầu vào địa chỉ cho cổng đọc và ghi

■ Chọn cổng riêng biệt để mở rộng độ sâu

■ Viết đồng bộ nội bộ tự thời gian

■ QDR® II hoạt động với độ trễ đọc 1,5 chu kỳ khi DOFF được xác nhận cao

■ Hoạt động tương tự như thiết bị QDR I với độ trễ đọc 1 chu kỳ khi DOFF được khẳng định LOW

■ Có sẵn trong các cấu hình × 8, × 9, × 18 và × 36

■ Sự nhất quán dữ liệu đầy đủ, cung cấp dữ liệu mới nhất

■ Core VDD = 1.8 V (± 0.1 V); I/O VDDQ = 1.4 V đến VDD

■ Có sẵn trong gói FBGA 165 quả (13 × 15 × 1,4 mm)

■ Được cung cấp trong cả các gói không chứa Pb và không chứa Pb

■ Các bộ đệm đầu ra HSTL có ổ biến

■ JTAG 1149.1 cổng truy cập thử nghiệm tương thích

■ Vòng lặp khóa pha (PLL) để đặt dữ liệu chính xác