9ZML1233EKILF Clock Buffer 9ZML1233E DB1200ZL MUX DERIV + WRTLK mạch tích hợp IC
9ZML1233EKILF
,9ZML1233EKILF Clock Buffer IC
,Các mạch tích hợp bộ đệm đồng hồ IC
9ZML1233EKILF Clock Buffer 9ZML1233E DB1200ZL MUX DERIV +WRTLK
| IDT | |
| Nhóm sản phẩm: | Clock Buffer |
| RoHS: | Chi tiết |
| 12 Sản lượng | |
| 3.6 ns | |
| HCSL | |
| VFQFPN-72 | |
| Phân biệt | |
| 400 MHz | |
| 3.135 V | |
| 3.465 V | |
| 9ZML1233 | |
| - 40 C. | |
| + 85 C | |
| Thương hiệu: | IDT |
| Chu kỳ hoạt động - tối đa: | 55 % |
| Chiều cao: | 1 mm |
| Chiều dài: | 10 mm |
| Nhạy cảm với độ ẩm: | Vâng. |
| Phong cách gắn: | SMD/SMT |
| Dòng điện cấp hoạt động: | 22 mA |
| Bao bì: | Thẻ |
| Sản phẩm: | Các bộ đệm đồng hồ |
| Loại sản phẩm: | Các bộ đệm đồng hồ |
| Phân loại: | Clock & Timer IC |
| Loại: | Tiếng ồn pha thấp |
| Chiều rộng: | 10 mm |
| Trọng lượng đơn vị: | 2.425891 oz |
Mô tả
9ZML1233E/9ZML1253E là thế hệ thứ hai tăng hiệu suất DB1200ZL dẫn xuất.
Các bộ phận là pin tương thích nâng cấp đến 9ZML1232B trong khi cung cấp nhiều cải thiện phasejitter
Một phản hồi bên ngoài cố định duy trì trục trặc thấp cho các ứng dụng QPI/UPI quan trọng trong khi mỗi đầu vào
kênh có phần mềm có thể điều chỉnh input-to-output delay để dễ dàng quản lý sự chậm trễ vận chuyển
Các 9ZML1233E và 9ZML1253E có một SMBus Write Lockout pin cho tăng
an ninh thiết bị và hệ thống.
Đặc điểm
▪ Tính năng khóa ghi SMBus; tăng bảo mật hệ thống
▪ 2 đường chậm đầu vào đầu ra có thể cấu hình bằng phần mềm; quản lý trễ vận chuyển cho các topology phức tạp
▪ đầu ra LP-HCSL; loại bỏ 24 điện trở, tiết kiệm 41mm2 diện tích ((1233E)
▪ đầu ra LP-HCSL với 85Ω Zout; loại bỏ 48 điện trở, tiết kiệm 82mm2 diện tích (1253E)
▪ 12 chân OE#; điều khiển phần cứng cho mỗi đầu ra
▪ 3 địa chỉ SMBus có thể chọn; nhiều thiết bị có thể chia sẻ cùng một phân đoạn SMBus
▪ Độ băng thông PLL có thể lựa chọn; giảm thiểu jitter đạt đỉnh trong topology PLL cascaded
▪ Điều khiển băng thông PLL và bypass bằng phần cứng / SMBus;chuyển chế độ mà không cần chu kỳ điện
▪ Phân phối phổ tương thích; các đường dẫn phân phối đồng hồ đầu vào để giảm EMI
▪ Chế độ PLL 100MHz; hỗ trợ UPI
▪ Bao bì 10 x 10 mm 72-VFQFPN; dấu chân nhỏ
Các kiến trúc đồng hồ PCIe
▪ Đồng hồ thông thường (CC)
▪ Independent Reference (IR) với và không có phổ phổ
Các ứng dụng điển hình
▪ Người phục vụ
▪ Lưu trữ
▪ Kết nối mạng
▪ Tính năng đầu ra của SSD
▪ 12 cặp đầu ra HCSL công suất thấp (LP) (1233E)
▪ 12 cặp đầu ra HCSL Low-Power (LP) với 85Ω Zout (1253E)
Các thông số kỹ thuật chính
▪ Động kinh từ chu kỳ này sang chu kỳ khác < 50ps
▪ Sự lệch giữa đầu ra và đầu ra < 50ps
▪ Sự chậm trễ đầu vào đầu ra: 0ps mặc định
▪ Sự thay đổi thời gian trễ đầu vào đầu ra < 50ps
▪ Trật độ pha: PCIe Gen4 < 0,5ps rms
▪ Trật độ pha: UPI > 9.6GB/s < 0.1ps rms
▪ Giai đoạn jitter: IF-UPI < 1.0ps rms
